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综合工艺还没有独立出来?

FinFET 工艺的复杂过程和布局规则对综合期间的决策有很大影响。

多年来,对于某一家大型晶圆代工厂发布新工艺节点时,你就要更新综合流程的想法,一直都是不值得考虑的。综合使用了库中可用的时序、面积和功耗模型,我们的讨论从头到尾仅限于此。

随着物理综合的出现,在综合流程中可以考虑物理效应,并且前端设计人员在发布新工艺节点时开始询问会发生什么样的变化。

物理合成的优点是基于合成中的实际物理信息(包括粗略布局和版图规划)改进了时序关联性。综合中的这些附加信息可实现精确的时序估计,使优化引擎能够专注于正确的路径,并在整个流程中提供更好的关联和收敛。随着物理综合占据主导地位并成为主流综合流程,这在很多方面显著改变了用户的期望。现在,用户希望输出网表在性能、功耗和面积 (PPA) 方面的质量更高。他们预计这样更适合进行物理实现,使用综合提供的布局种子能够减少布线拥塞。布局优化后,时序、面积、布线和功耗与结果的关联性将会更加紧密。 布局布线的交接目标是实现更好的 PPA 和收敛设计流程。除非实际设计规范发生变化,否则交接给物理实现团队的网表最好不要退回 RTL 设计人员。

随着 FinFET 工艺节点进入主流生产用途,复杂的工艺和布局规则会对综合期间的决策产生更大的影响。综合解决方案和用户改进 PPA 的新选择包括层感知时序优化、性能和EM 插入柱插入、非默认布线规则的使用,以及旨在改善高利用率区域引脚可访问性等指标的特殊信元。现在执行物理综合需要了解过程技术参数以及布局布线规则,以便为物理实现生成更好的网表。因此,在为不同的工艺节点执行综合时,需要注意物理综合并采用不同的操作方式。

Design Compiler Graphical 前馈设计实现指南,以推动最终 PPA 目标逐步收敛的物理实现流程。最新版本的 Design Compiler Graphical 可以在具有更好 PPA 特性的信元与改善拥塞和引脚可访问性的信元之间进行权衡,为不同的布线层分配网络以管理关键时序路径,添加电迁移和性能切孔,派生非默认布线规则和众多其他技术,从而创造满足所需目标的设计。将设计网表和物理指南传递到布局布线工具后,生成的设计 PPA 与综合工具预测的非常匹配。

从 7nm 开始并继续延伸至更小的节点,Design Compiler Graphical 获得晶圆代工厂验证,可在每个新工艺节点上实现部署准备。这意味着综合工具已得到加强,可支持最新的工艺规则、布局、布线,功耗和时序要求,而且也了解并考虑新节点的物理效应。

那么回到最初的问题,每个高级节点设计是否都需要这个新流程?在综合时需要考虑所有物理实现因素吗? 答案当然是肯定的。对于最新工艺节点上的设计,你需要习惯于更新工具的版本以及每个新工艺节点的综合流程/脚本,以实现最优 PPA 和最快收敛。

再见了,

综合时彼此独立的工艺,

很高兴曾经认识你们……

 

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