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5 nm 及更高级节点的设计流程

这些不是你们父辈的设计流程

你可能第一次听一位老人(只是老一点而已!)说我们那会儿的设计比较容易。chip, design, 5nm

当年设计芯片的最先进节点是 40 纳米。虽然当时设计起来并不容易,但和现在的设计人员面临的无数挑战相比,就是小巫见大巫了。

那时候,功能和角色的划分相对容易。

我们从一开始就进行设计规划和前端设计,切换阶段的界限很模糊,但后来我们很高兴能够进入后端设计,并且我们“相对”完成了设计。然后,我们进行了时序 signoff,并采取了一些补救措施,以便完成设计收敛,还做了少量的顶层的重新优化,最终顶层收敛,然后我们就去忙别的了。最后几个月的设计更多的是彻底搜找缺陷(最好是没有;特别是在模块中的缺陷!)但是这个时期最主要的任务还有封装的 signoff 与清理。至此如果你刚刚完成 RTL 编码,那么一切都会很平静,更有可能的是,你已经投入下一个芯片。

现在谈起这种流程,就类似于向如今的 10 岁孩子介绍你用混音磁带从收音机里录制了 90 分钟的录音去和你的朋友分享,已经成为上一辈的古董了。

然而,在我们展望 5nm 及更高级节点时,最吸引人的亮点是新需求如此不同,而且它们对未来节点的影响将会难以想象得惊人。

裕量
设计裕量当然不是什么新鲜事物,但随着流程的缩减,它们的数量和范围都在增加。按照 Donald Rumsfeld 说法,裕量最原始的意义就是“已知的未知”和“未知的未知”。这些是我们要么还不能,要么还没有以某种有效的方式建模出来的东西。尽管如此,我们需要裕量来确保设计是可靠的、可制造的且可实现的。

工艺相关的裕量一直都是创新的目标。我们从统一设置裕量,进步到片上变异 (OCV) 降额,再到高级 OCV 降额,以及最新的参数 OCV 降额,已经设法显著降低了单元时序设计–分析流程中的悲观度(还有乐观度!)如果没有这样的进步,时钟周期中就会有越来越多的部分失去裕量。 新思科技最新的创新,目标指向传统上作为统一裕量进行建模的其他形式的变异(电线和过孔的变异)。通过计划有序地解决这种变异,我们进而能够为任何给定的设计释放更多的功耗、性能和面积。

到目前为止,在第二类裕量围绕的问题中,仍然只有较少的内容与此相关。这些都是与设计流程相关的裕量。由于设计流程的传统构建方式(单点工具解决方案)而存在的系统裕量。设计从一个精度和提取级别转移到下一级别之后,就会采用裕量来平缓过渡或解释设计方面的建模方式的差异。这些系统裕量不仅以工艺裕量的类似方式限制了可实现的最大功耗、性能和面积,而且还可能对设计收敛以及最终的结果转化速度产生负面影响。

使用正确的方式


新思科技 Fusion Technology™ 被作为针对这些问题的解决方案。但这些变革性的优点究竟是什么呢?它们与整个设计流程有什么关系呢?

如果我们回到我的 2000 年代的 mix-tape 式的设计流程,那么设计领域的工作似乎要容易得多。这是因为流程中工具之间的交互不那么重要。当然,你仍然希望在综合和布局布线之间保持良好的关联性,但是你可以保持足够的裕量,这样在交接时会更容易。在当今工艺中,以这种蛮力方式保持裕量既没有工作效率,也不具有成本效益。

如果我这样想,我们可能会在台面上留下一大堆 QoR,因为所有内容都被预先设定为在交接时“安全”。安全固然好,但安全需要裕量,而裕量要花钱。

如果我们现在看新思科技Design Platform 中的 Fusion 技术,(就会发现)它的目的是通过共享技术,以及在流程中的任意环节提供聚焦结果质量 (QoR) 的先进技术来消除这些裕量存在的必要性。我们现在可以借助 Design Fusion 设想一种交接流程,布局布线工程师能够通过在流程后期利用逻辑重新综合,根据需求的变化重新确定更优化的面积、时序或功耗。同样,现在的综合工程师在我们仍处于设计流程的早期阶段时,就能通过访问高级时钟树综合 (CTS) 引擎来改进其流程。对于后期要部署多源 CTS 的高速内核或位置,提前了解延迟和插入延迟,可确保不会发生设计不足和设计过度的问题。为最终用户缩小裕量并简化流程。

 

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